組み込みﾆｭｰｽ2005.5.3

Cadence,ｱｻｰｼｮﾝ記述によってﾁｪｯｸされなかった回路の割合を提示するﾌﾟﾛﾊﾟﾃｨ検証ﾂｰﾙを発売

　米国Cadence Design Systems社は,入力したｱｻｰｼｮﾝ記述によってﾁｪｯｸされなかった回路の割合をﾕｰｻﾞに提示するﾌﾟﾛﾊﾟﾃｨ検証ﾂｰﾙ(ﾌﾟﾛﾊﾟﾃｨ･ﾁｪｯｷﾝｸﾞ･ﾂｰﾙ)｢Incisive Formal Verifier｣を発売する．本ﾂｰﾙは,検証対象となる回路に対して,入力したそれぞれのｱｻｰｼｮﾝ記述がどの部分のｼｰｹﾝｼｬﾙ論理をﾁｪｯｸしているかを解析する．これらの情報を組み合わせて,ﾁｪｯｸされなかったｺﾝﾎﾟｰﾈﾝﾄの割合を計算する．今回の機能は,目的とする検証に対して,ﾕｰｻﾞが入力したｱｻｰｼｮﾝ記述の量や質が十分かどうかを判断する材料になるという．

　ﾌﾟﾛﾊﾟﾃｨ検証ﾂｰﾙは形式的検証(ﾌｫｰﾏﾙ･ﾍﾞﾘﾌｨｹｰｼｮﾝ)ﾂｰﾙの一種で,設計ﾃﾞｰﾀが設計仕様(ﾌﾟﾛﾊﾟﾃｨ)と合致しているかどうかをﾁｪｯｸするためのﾂｰﾙである．ｼﾐｭﾚｰｼｮﾝを補完する検証手法として,近年,ﾌﾞﾛｯｸ･ﾚﾍﾞﾙの機能検証などに利用されている．

　検証対象となる回路の記述言語は,Verilog HDL,VHDL,SystemVerilog(ﾊﾞｰｼﾞｮﾝ3.1a)．また,これらの記述を組み合わせた設計ﾃﾞｰﾀも検証できる．対応するｱｻｰｼｮﾝ記述言語はPSL(Property Specification Language)とSVA(SystemVerilog Assertions)．OVL(Open Verification Library)や同社のｱｻｰｼｮﾝ･ﾗｲﾌﾞﾗﾘであるIAL(Incisive Assertion Library)といっしょに利用することもできる．

　本ﾂｰﾙは,同社のHDLｼﾐｭﾚｰﾀ(Incisive Unified Simulator)や論理ｴﾐｭﾚｰﾀ/ﾊｰﾄﾞｳｪｱ･ｱｸｾﾗﾚｰﾀ(Incisive Palladium)と組み合わせて利用できる．同社では,ﾌﾞﾛｯｸ･ﾚﾍﾞﾙの検証はﾌﾟﾛﾊﾟﾃｨ検証ﾂｰﾙで,ﾌﾞﾛｯｸ間のｲﾝﾀｰﾌｪｰｽの検証はﾌﾟﾛﾊﾟﾃｨ検証ﾂｰﾙとHDLｼﾐｭﾚｰﾀで,ﾁｯﾌﾟ全体の検証はHDLｼﾐｭﾚｰﾀと論理ｴﾐｭﾚｰﾀ/ﾊｰﾄﾞｳｪｱ･ｱｸｾﾗﾚｰﾀで行うことを推奨している．例えば,ﾌﾞﾛｯｸ･ﾚﾍﾞﾙの検証で利用したｱｻｰｼｮﾝ記述をﾌﾞﾛｯｸ間のｲﾝﾀｰﾌｪｰｽの検証に流用できるという．

　同社は,2003年7月に形式的検証ﾂｰﾙのﾍﾞﾝﾀﾞである米国Verplex Systems社を買収している．今回のﾂｰﾙには,Cadence社が自社開発したﾌﾟﾛﾊﾟﾃｨ検証のｱﾙｺﾞﾘｽﾞﾑに加えて,Verplex社が開発したｱﾙｺﾞﾘｽﾞﾑも組み込まれているという．

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