組み込みﾆｭｰｽ2004.3.16

Synopsys,Design CompilerをﾍﾞｰｽとするASICﾌﾟﾛﾄﾀｲﾋﾟﾝｸﾞ専用の論理合成ﾂｰﾙを発売

　米国Synopsys社は,FPGAによるASICﾌﾟﾛﾄﾀｲﾋﾟﾝｸﾞに用途を絞った論理合成ﾂｰﾙ｢Design Compiler FPGA(DC FPGA)｣を発売した．同社の論理合成ﾂｰﾙであるDesign Compilerをﾍﾞｰｽとしており,同ﾂｰﾙ向けの制約条件ﾌｧｲﾙや合成ｽｸﾘﾌﾟﾄなどをそのまま利用できる．また,同社の等価性検証ﾂｰﾙである｢Formality｣などとのｲﾝﾀｰﾌｪｰｽも共通になっている．対応するFPGAは,米国Altera社のStratix II,Stratix,Stratix GX,Cyclone,米国Xilinx社のVirtex-II Pro,Virtex-II,Virtex-E,Spartan-3．

　与えられたRTL記述の回路ﾄﾎﾟﾛｼﾞやﾌﾘｯﾌﾟﾌﾛｯﾌﾟのﾀｲﾌﾟ,ﾌﾘｯﾌﾟﾌﾛｯﾌﾟのﾌｧﾝｲﾝ/ﾌｧﾝｱｳﾄ数,使用されているﾒﾓﾘのﾀｲﾌﾟなどを解析して,多数の論理合成ｱﾙｺﾞﾘｽﾞﾑの中からﾀｲﾐﾝｸﾞ最適化の効果が比較的高いものを選び出し,優先的に適用する機能(Adaptive Optimization)を備えている．これにより,既存のFPGA向け論理合成ﾂｰﾙと比べて,合成結果の性能が約15%改善し,また,処理時間も短縮したという．

　さらに,人手による回路分割を支援する機能を備えている．この機能はRTL記述を複数のFPGAにﾏｯﾋﾟﾝｸﾞする際に利用される．ﾕｰｻﾞは,回路規模を評価するために1度論理合成を行う．次に,合成後のｹﾞｰﾄ･ﾚﾍﾞﾙ･ﾃﾞｰﾀを参照しながら,分割箇所を指示する．このとき,一つのﾌﾞﾛｯｸ(階層)を複数に分割することもできる．回路分割の情報は,分割ｽｸﾘﾌﾟﾄとして本ﾂｰﾙに与えられる．もう1度論理合成を実施すると,今度は分割ｽｸﾘﾌﾟﾄを反映した複数のｹﾞｰﾄ･ﾚﾍﾞﾙ･ﾃﾞｰﾀが自動生成される．このほか,各種のｹﾞｰﾃｯﾄﾞ･ｸﾛｯｸ回路をFPGAのｸﾛｯｸ･ｲﾈｰﾌﾞﾙ付きﾌﾘｯﾌﾟﾌﾛｯﾌﾟに置き換える機能も備えている．

　Solaris,HP-UX,Red Hat LinuxなどのOSの上で稼働する．

■価格
4,597,000円(1年間のﾗｲｾﾝｽ料金)
2,451,000円(同上,Design Compilerﾕｰｻﾞの場合)

■連絡先
日本ｼﾉﾌﾟｼｽ株式会社
TEL:03-5746-1780