ARMとSynopsys,SystemVerilogによる検証手法のｶﾞｲﾄﾞﾗｲﾝと解説書を共同作成
英国ARM社と米国Synopsys社は,SystemVerilogによる検証手法のｶﾞｲﾄﾞﾗｲﾝ(ﾘﾌｧﾚﾝｽ･ﾒｿﾄﾞﾛｼﾞ)を共同開発する．また,この手法に基づいた解説書｢SystemVerilog Verification Methodology Manual｣を共同で執筆し,2004年6月に米国ｶﾘﾌｫﾙﾆｱ州San Diegoで開催される｢41st Design Automation Conference｣にて発表する予定．
SystemVerilogは,Verilog 2001(IEEE 1364-2001)に続く次期Verilog HDLの言語仕様である．記述量を減らしたり,記述ﾐｽを減らすための構文や,通信方式の再利用に有効なｲﾝﾀｰﾌｪｰｽの構文,ｱｻｰｼｮﾝやﾗﾝﾀﾞﾑ･ﾃｽﾄ生成などに使われる検証用の構文などが新たに追加されている．
今回,共同開発される検証手法は,ARM社のCPUｺｱやAMBAﾊﾞｽ,Synopsys社のEDAﾂｰﾙには依存していない．ほかのIPﾍﾞﾝﾀﾞやEDAﾍﾞﾝﾀﾞなども自由に利用できるという．従来,Synopsys社は,同社の検証言語である｢OpenVera｣について,同様のｶﾞｲﾄﾞﾗｲﾝを提供していた．こちらのｶﾞｲﾄﾞﾗｲﾝは,ﾃｽﾄﾍﾞﾝﾁ作成に関する内容が中心だった．一方,SystemVerilogのｶﾞｲﾄﾞﾗｲﾝでは,形式的検証(formal verification)やﾗﾝﾀﾞﾑ･ﾃｽﾄ生成などについても定義されている．
Synopsys社は,同社のHDLｼﾐｭﾚｰﾀ｢VCS｣について,SystemVerilog 3.1の検証機能をﾌﾙｻﾎﾟｰﾄしたﾊﾞｰｼﾞｮﾝを2004年6月までに出荷する予定．また,ﾃｽﾄﾍﾞﾝﾁやｱｻｰｼｮﾝのﾃﾝﾌﾟﾚｰﾄ(検証用部品)｢Verification Building Blocks｣のSystemVerilog対応版も合わせて提供する．さらに,2004年後半には,DesignWareの一部として,SystemVerilogの検証用IPﾓｼﾞｭｰﾙを出荷するという．
■連絡先
ｱｰﾑ株式会社
TEL:045-477-3117
日本ｼﾉﾌﾟｼｽ株式会社
TEL:03-5746-1780
(c)2004 CQ出版