米国Cadence Design Systems社は，ビヘイビア合成ツール「C-to-Silicon Compiler」を発売する．SystemCで記述された抽象度の高いビヘイビア記述からVerilog HDLのRTL（Register Transfer Level）記述を生成する．検証用のモデルやアサーションも生成できる．
本ツールは，設計変更が加えられた個所のみを再合成できるインクリメンタル合成の機能を備える．また，本ツールには，同社の論理合成ツールであるEncounter RTL Compilerが組み込まれている．
なお，2008年7月17日，18日に東京・明治記念館（東京都港区）で開催される同社のプライベート・ショウ「DA SHOW/CDNLive! Japan 2008」にて，本ツールのデモンストレーションが行われる予定．
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